组合逻辑38译码器实现与相关语法基础

3-8译码器的结构

真值表如下：

显然就是用三个二进制表示8个要选择的电平。

译码器的代码编写

我们译码器的的代码和解释如下：

module decoder_3_8(a, b, c, out);
    input a;
    input b;
    input c;
    output reg[7:0] out;
    //或者always@(a, b, c)
    //以always块描述的信号赋值，被赋值对象肯定定义为reg类型。
    //reg [7:0] out;//此时看到下面红线报错消失了。或者在output后面直接加上reg
    always@(*)
        case({a, b, c})
            3'b000: out[7:0] = 8'b00000001; 
            3'b001: out = 8'b00000010;
            3'b010: out = 8'b00000100;
            3'b011: out = 8'b00001000;
            3'b100: out = 8'b00010000;
            3'b101: out = 8'b00100000;
            3'b110: out = 8'b01000000;
            3'b111: out = 8'b10000000;
        endcase
 //{a, b, c}变成了一个三位的信号，这是位拼接。我们之前见过的，还有位复制等操作。
 //这里位数的表示比如3'b111也就是表示十进制的7，可以写为3'd7或者16进制的3'h7，八进制并不常用。

endmodule

synthesis语法测试

然后我们在左侧点击运行测试。

这是用来检查语法是否有错误的。出现弹框会让我们选cpu的个数，默认即可！等待一段时间，即可跑完，之后我们可以点击查看报告来确认是否正确。

然后还可以从message里面查看是否有语法错误。

仿真测试

仿真测试我们在数字电路中学习过，其实就是加入一个示波器，并且给定不同状态的输入信号，output连接示波器，在输入变化期间，观察示波器的显示，确认电路逻辑无误。

先点击添加源文件，创建一个仿真源文件

然后点击create_file创建文件。

然后输入我们给仿真文件的名字，就可以和我们工程的名字相同，这里统一用decoder_3_8来命名。

当然我在后面加上了testbench因为testbench是仿真文件的标识符。然后完成创建，开始编辑testbench文件。

代码如下：

`timescale 1ns/1ns
//先定义时间，然后定义测试模块（也就是外层模块）
module decoder_3_8_testbench;
//设置激励信号，用于三个输入端口
    reg s_a;
    reg s_b;
    reg s_c;//都是reg型。
    wire [7:0] out;
//在里面实例化小模块，连接到示波器等。
    decoder_3_8 instant(.a(s_a), .b(s_b), .c(s_c), .out(out));
    //或者用更好的方法
    //decoder_3_8_instant(s_a, s_b, s_c, output)//直接指向外面接口，但是顺序一定要对！用于有多个小模块，内部端口
    //都是a的时候，无法分清楚，就不写内部端口了，只需要每个小模块对应好外部端口，顺序也正确即可。
    
    //下面给出激励的变化！注意激励产生在外部端口
    initial begin 
        s_a = 0; s_b = 0; s_c = 0;
        #200;
        s_a = 0; s_b = 0; s_c = 1;
        #200;
        s_a = 0; s_b = 1; s_c = 0;
        #200;
        s_a = 0; s_b = 1; s_c = 1;
        #200;
        s_a = 1; s_b = 0; s_c = 0;
        #200;
        s_a = 1; s_b = 0; s_c = 1;
        #200;
        s_a = 1; s_b = 1; s_c = 0;
        #200;
        s_a = 1; s_b = 1; s_c = 1;
        #200;
    end
endmodule